分频器在线设计方案-用VHDL实现分频

使用74LS161计数振荡器的输出,不用设置复位和置数功能,计数器的输出从低位到高位正好满足2分频、4分频、8分频、16分频,分别接发光二极管即可。因为2,4,8,16正好是2的1,2,3,4次方。振荡器使用NE555搭建即可。

74LS161是常用的四位二进制可预置的同步加法计数器

74LS160 芯片是同步十进制计数器(直接清零)。

CD4060是14 级二进制串行计数器(分频器/振荡器)各引脚功能如下:

1、12级分频输出

2、13级分频输出

3 、14级分频输出

4、6级分频输出(2的6次方=64分频)

5、5级分频输出(2的5次方=32分频)

6、7级分频输出 (以此类推)

7、4级分频输出 (2的4次方=16分频)

从工作原理看,分频器就是一个由电容器和电感线圈构成的滤波网。高音通道只让高频信号经过而阻止低频信号;

低音通道正好相反,只让低音经过而阻止高频信号;中音通道则是一个带通滤波器,除了一低一高两个分频点之间的频率能够经过,高频成分和低频成分都将被阻止。

扩展资料:

功率分频器设计:

功率分频器设计在功率放大器之后,主要采用电容和电感元件组成,所以也被称作是感容分频器。因为电感和电容有滤波作用,通过电感和电容能够实现低通和高通,最后达到分割频率的目的。这类分频器设置在音箱内部,通过LC滤波网络,将功放输出的音频信号分成高、中、低之后分别送至每一个发声单元。

最简单的功率分频为电容分频,就是在高音单元的后面串联一个电容来实现分频的方法。稍微复杂一些的可以在每一路中都使用电容和电感来达到更加精确的频率分割效果。

但无论如何,功率分频器安装还是很简单的,有源和无源的音箱均能够适用。功率分频在频率分割后的频段也是存在衰减现象的,衰减曲线的斜率一般会与滤波的次数有关。

但功率分频器的缺点也比较明显,它本身就消耗功率,会出现音频谷点并产生交叉失真。另外功率分频器的参数与扬声器单元本身的阻抗拥有直接的关系,因为单元的阻抗是频率的函数,与标称值偏离很大,因此误差很大,不利于调音,可能需要足够的经验和技术才能够让功率分频实现好的效果。

功率分频器设计在功率放大器之后,主要采用电容和电感元件组成,所以也被称作是感容分频器。因为电感和电容有滤波作用,通过电感和电容能够实现低通和高通,最后达到分割频率的目的。

这类分频器设置在音箱内部,通过LC滤波网络,将功放输出的音频信号分成高、中、低之后分别送至每一个发声单元。

最简单的功率分频为电容分频,就是在高音单元的后面串联一个电容来实现分频的方法。稍微复杂一些的可以在每一路中都使用电容和电感来达到更加精确的频率分割效果。

但无论如何,功率分频器安装还是很简单的,有源和无源的音箱均能够适用。功率分频在频率分割后的频段也是存在衰减现象的,衰减曲线的斜率一般会与滤波的次数有关。

但功率分频器的缺点也比较明显,它本身就消耗功率,会出现音频谷点并产生交叉失真。另外功率分频器的参数与扬声器单元本身的阻抗拥有直接的关系,因为单元的阻抗是频率的函数,与标称值偏离很大,因此误差很大,不利于调音,可能需要足够的经验和技术才能够让功率分频实现好的效果。

在功率放大器之后,主要采用电容和电感元件组成,所以也被称作是感容分频器。因为电感和电容有滤波作用,通过电感和电容能够实现低通和高通,最后达到分割频率的目的。

这类分频器设置在音箱内部,通过LC滤波网络,将功放输出的音频信号分成高、中、低之后分别送至每一个发声单元。

entity fenpin is

port(clk_in:in std_logic;

clk_out:out std_logic);

end;

architecture art of fenpin is

signal clk_data:std_logic;

begin

process(clk_in)

variable cnt:integer range 0 to 40000000;

begin

if clk_in'event and clk_in='1' then

cnt:=cnt+1;

if cnt=40000000 then

cnt:=0;

clk_data<='1';

else clk_data<='0';

end if;

end if;

clk_out<=clk_data;

end process;

end art;

模N计数器的实现

一般设计中用到计数器时,我们可以调用lpm库中的计数器模块,也可以采用VHDL语言自己设计一个模N计数器。本设计采用VHDL语言设计一个最大模值为16的计数器。输入端口为:使能信号en,复位信号clr和时钟信号clk;输出端口为:qa、qb、qc、qd。其VHDL语言描述略。

带使能控制的异或门的实现

输入端为:xor_en:异或使能,a和b:异或输入;输出端为:c:异或输出。当xor_en为高电平时,c输出a和b的异或值。当xor_en为低电平时,c输出信号b。其VHDL语言略。

2分频(触发器)的实现

输入端为:时钟信号clk,输入信号d;输出端为:q:输出信号a,q1:输出信号a反。其VHDL语言略。

4.分频器的实现

本设计采用层次化的设计方法,首先设计实现分频器电路中各组成电路元件,然后通过元件例化的方法,调用各元件,实现整个分频器。其VHDL语言略。